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Pin Description
9
February 20, 2009
IDT82V3155
ENHANCED T1/E1/OC3 WAN PLL WITH DUAL REFERENCE INPUTS
TRST
I30
Test Reset.
Asynchronously initializes the JTAG TAP controller by putting it in the Test-Logic-Reset state. This pin is internally
pulled up to VDDD. It is connected to the ground for normal applications.
TCK
I28
Test Clock.
Provides the clock for the JTAG test logic.
TMS
I31
Test Mode Select.
JTAG signal that controls the state transitions of the TAP controller. This pin is internally pulled up to VDDD.
IC0, IC2
-
53, 55
These pins should be connected to VSS.
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Type
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Description
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